2017年11月11日星期六
跟我一步一步学linux下下怎么样用allegro 画版图
跟我一步一步学linux下下怎么样用allegro 画版图
1、
第一步,当然是下载,然后是做算法,我用的idapro手工计算,然后,就可以用了。
别问我怎么算,,,经验,绝对是经验,我就知道要改那几个字节,呵呵,至于为什么,太难说清楚了。
这样吧:
http://www.woodmann.com/crackz/Flexlm.htm
看完这个系列,你会有个大致理解,
然后,汇编、反汇编、C的知识用上,就可以了。
2、
idapro ,
从这里下载:
https://tools.pediy.com/windows/disassemblers.htm
1、
第一步,当然是下载,然后是做算法,我用的idapro手工计算,然后,就可以用了。
别问我怎么算,,,经验,绝对是经验,我就知道要改那几个字节,呵呵,至于为什么,太难说清楚了。
这样吧:
http://www.woodmann.com/crackz/Flexlm.htm
看完这个系列,你会有个大致理解,
然后,汇编、反汇编、C的知识用上,就可以了。
2、
idapro ,
从这里下载:
https://tools.pediy.com/windows/disassemblers.htm
风口上的猪都能飞,之类的IP我2007年就做出来了,却错过了比特币爆发的2013。唉,我就是猪!却没能飞起来
离职了。好多年没有休息过了,有点累了,先休息一下;正在筹划着给自己的
PC做一个FPGA加速卡,玩玩AI算法,纯属个人爱好。唉。俺10年前就
ASIC实现了的东西,他们拉出来换个名称就风口上了,太那个了。算了,
停一下,整理一下。传说中风口上的猪都能飞,看着BAT都在玩,难道
PCIe的FPGA水很深?不应该啊。啊哈,估计是写verilog的人少,至少玩
得转linux内核驱动的不会,然后就存在一个断层。汽车玩不起,PCIE卡倒
是便宜。以前做对称加密时占用的gate少,云服务器耗资源的https属非对
称加密,现在的FPGA里的RAM多,应该不缺资源啊。瓶颈不应该在FPGA
侧,也不会再PCIE上,那么,只能是linux这边的问了。确实,PCIE的打包
分包过程中,用户态内核态之间的切换,挺耗资源的,一不小心就互锁或者
溢出了;还有就是软件佬定义协议时一般不会整理数据再送到通道上,我就
见过造saleae盒子式逻辑分析仪的那帮家伙,根本不管USB协议的实现,
把原始数据往管道里直接扔,造成CPU负载非常高。必定是这样了,我就见
过低劣的实现,115200的串口,把CPU占了20%。晕。怪不得他们喜欢用
显卡,显卡的驱动程序经过无数版本的迭代优化,软件瓶颈解决了啊。那
么,我是不是该去挖矿?或者造卡给矿工?让我看看矿工们的算法是否适合
FPGA。。。呵呵
也来吹牛:牛刀杀鸡大法之FPGA篇
altera ,xilinx,lattice 的器件都用,但是三家的自带软件(quartus/ise/ispLevel)都不熟悉,
因为我用的是深度定制化的方案:
1.1
synopsys DC做综合,
1.2.
nc做仿真
1.3.
连IO口都已经在RTLverilog 中指定了用哪种IO单元和IO口编号,
1.4
最后netlist扔回quartus/ise/ispLevel中生成编程文件
1.5
openOCD烧录。
2.1
整个流程基本都在linux环境。
2.2
ise/ispLevel在linux中跑得不好,得开一下虚拟机用win来跑一下。
2.3
新版本的DC已经不支持fpga,把DC也定制化一下。
3.1
在NC下,跑的都是gate级仿真。
3.2
testbench直接判断结果。
3.3
找问题,不看波形,看log。
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